基于usb接口的溫度控制器翻譯(文件)
【正文】 Hard IP Soft IP Firm IPHDL RTL 代碼 176。 176。 176。 176。 在購(gòu)買之前，可以用大眾的可執(zhí)行的方法來(lái)評(píng)估IP的作用。一個(gè)確認(rèn)測(cè)試平臺(tái)可以為不同的激勵(lì)提供裝置，確認(rèn)IP的作用和使小模塊片不那么復(fù)雜。如果額外集成時(shí)間不包括在工程時(shí)間里，這樣可以改變工程計(jì)劃。時(shí)鐘域的數(shù)量。影響SOC的轉(zhuǎn)向時(shí)間（TAT）的另一個(gè)因素是系統(tǒng)集成度，主要是集成不同的硅IP在同一塊集成電路上，這是影響SOC的TAT關(guān)鍵因素，在一個(gè)典型的SOC，可以處理復(fù)雜的數(shù)據(jù)流和多重代碼，比如CPU和DSP，DMA和外圍代碼。 典型的SOC結(jié)構(gòu)下面讓我們檢測(cè)這個(gè)通路，在設(shè)計(jì)者和片上結(jié)構(gòu)的實(shí)踐是相同的。一個(gè)微型網(wǎng)絡(luò)是不同體，集成的網(wǎng)絡(luò)是同意的、震蕩的和管理所有處理器、存儲(chǔ)器、輸入/輸出之間的信息交流。OCP廣泛的履行系統(tǒng)層次集成要求。附錄B提供更多的關(guān)于OCP的信息。當(dāng)我們比較傳統(tǒng)的CPU總線和片上接口如Sonics的底板，我們發(fā)現(xiàn)，Sonics的底板主要有以下優(yōu)點(diǎn)：高速有效；靈活的配置；保證帶寬；完整的仲裁系統(tǒng)。代碼也許不同于易測(cè)性的種類：掃描、安裝自測(cè)。下面，讓我們開(kāi)始設(shè)計(jì)流程圖。片上設(shè)計(jì)者可以根據(jù)ASIC賣方提供的代碼的引導(dǎo)。前端注釋提供強(qiáng)制的時(shí)序驅(qū)動(dòng)層工具，后端提供延時(shí)信息和門(mén)層模擬器或者靜態(tài)時(shí)序分析器。延時(shí)是被合成工具提供的，經(jīng)過(guò)標(biāo)準(zhǔn)的延時(shí)格式文件。這種類型流在SOC設(shè)計(jì)者設(shè)計(jì)前端時(shí)非常受到歡迎。主要的步驟包括取址和、時(shí)序確認(rèn)和物理確認(rèn)。 可恢復(fù)的方法是一個(gè)很重要的因素，在SOC設(shè)計(jì)中減少TTM，我們考慮更多的ASIOC和SOC，包括在第2節(jié)和第3節(jié)中的配置技術(shù)。ASIC 賣主供應(yīng)那些他們提供技術(shù)的庫(kù)，跟多情況下，這些庫(kù)包含前期設(shè)計(jì)庫(kù)和前期核對(duì)邏輯電路。高 地位輸出電流等于電路短路時(shí)的電流和泄漏電流，這個(gè)值能夠可以保證操作條件下輸入輸出的最壞的值進(jìn)入緩沖區(qū)。（7） I/O緩沖器類型選擇適當(dāng)?shù)妮斎胼敵鼍彌_器取決于接口水平、邏輯功能、內(nèi)部功能、上拉選項(xiàng)、驅(qū)動(dòng)能力I/O緩沖區(qū)的例子就是輸入緩沖、輸出緩沖反向、間接輸出緩沖、3級(jí)輸出緩沖。（9）PLLPLL是用來(lái)減少單片機(jī)的反應(yīng)時(shí)間，使不同的ASIC、頻率綜合器、時(shí)鐘頻率乘法器能夠時(shí)鐘同步。在第一章中，我們提出了一些因素影響到TAT，半導(dǎo)體生產(chǎn)廠家制造ASIC的原型和工作環(huán)境的時(shí)間往往涉及到TAT；或者是更精確的TAT是門(mén)極網(wǎng)到金屬掩模準(zhǔn)備階段。門(mén)數(shù)量；第二節(jié)將介紹ASIC的前端和后端設(shè)計(jì)流方法，一些有用的關(guān)于ASIC設(shè)計(jì)方法的指導(dǎo)思想將給出。這個(gè)問(wèn)題對(duì)于設(shè)計(jì)者減少成本是很重要的。在第四章節(jié)中，我們將介紹后端或者物理設(shè)計(jì)流程，在這里，你將可以很好的解決了微小的定時(shí)流。用戶在這里可以設(shè)置關(guān)于區(qū)域、速度、電源、測(cè)試能力的約束。在第5章節(jié)中，我們將介紹這方面的內(nèi)容。DFT技術(shù)比如掃描、自動(dòng)化測(cè)試模式（ATPG）、BIST被應(yīng)用到ASIC中，在這章的后面，我們將更加細(xì)致的討論DFT。使用放置的合成器；使用這一技術(shù)可以改進(jìn)時(shí)域和擁塞問(wèn)題，放置的合成器可以用來(lái)提前測(cè)試設(shè)計(jì)。這個(gè)模型主要可以通過(guò)降低網(wǎng)格來(lái)改進(jìn)時(shí)域分析的片上運(yùn)行。它們是：。這些模塊可以獨(dú)立作為宏來(lái)使用。在這個(gè)圖形中，內(nèi)部寄存器到寄存器的邏輯在這個(gè)模塊是不用的，但是，I/O邏輯和時(shí)鐘結(jié)構(gòu)數(shù)可以保存的。使用分等級(jí)的技術(shù)；定義模塊邊界，并且分布分模塊的任務(wù)，利用直接的時(shí)鐘結(jié)構(gòu)，通過(guò)時(shí)鐘門(mén)是一個(gè)有效的低功耗的是設(shè)計(jì)方法，將會(huì)減低始終復(fù)雜度。STA檢驗(yàn)在設(shè)計(jì)里的延時(shí)，有能力檢測(cè)每一個(gè)通道并刪除嚴(yán)重的問(wèn)題。set_max_transition設(shè)計(jì)的規(guī)則必須預(yù)先優(yōu)化前端規(guī)則，這是因?yàn)槿绻麕?kù)中的門(mén)不能滿足設(shè)計(jì)者的需要，那么將無(wú)法進(jìn)行任何操作，除了要更高的運(yùn)行庫(kù)。工具可以用來(lái)核實(shí)RTL代碼的語(yǔ)法等，功能仿真緊接在RTL代碼運(yùn)行后面，功能仿真確認(rèn)設(shè)計(jì)在規(guī)則中被定義的功能需求。 設(shè)計(jì)流程圖及方法 正如在第一節(jié)中提到的，一個(gè)好的設(shè)計(jì)方法包括為前端和后端定義設(shè)計(jì)流程、集成的開(kāi)放工具和任務(wù)自動(dòng)化。一些當(dāng)ASIC設(shè)計(jì)者做設(shè)計(jì)時(shí)必須早期考慮的關(guān)鍵的問(wèn)題已經(jīng)包含在工具里面。時(shí)鐘域數(shù)量；影響ASIC的TAT 包括以下幾個(gè)因素：（10）管腳分配規(guī)則時(shí)鐘、復(fù)位、邊框輸入、同步開(kāi)關(guān)輸出引腳、電源、地被ASIC生產(chǎn)廠家提供分配規(guī)則 。ASIC賣方還提供外部信號(hào)的約束。（4）電源消耗ASCIC賣方提供規(guī)定的片上電源消耗，這個(gè)可以用來(lái)確定I/O緩沖器、內(nèi)部接口門(mén)、片上存儲(chǔ)器消耗的電源，工具可以預(yù)言
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