【正文】 行掃描，形成一條水平線；到達(dá)最右端后，又回到下一條水平線的左端，重復(fù)上面的過程；當(dāng)電子束完成右下角一點(diǎn)的掃描后，形成一幀。隔行掃描的顯示器比逐行掃描閃爍的更厲害，也會讓使用者的眼睛更疲勞。顯示控制器設(shè)計提示：顯示器技術(shù)規(guī)格提供的行頻一般在 30 k Hz ～ 45 kHz( 保守數(shù)據(jù) ) ，場頻一般在 50 Hz ～ 75 Hz( 保守數(shù)據(jù) ) 。RGB的電平在0V~（0V為黑色，）。⑴ 水平時序在水平時序中，包括以下幾個時序參數(shù)：水平同步脈沖寬度；書評同步脈沖結(jié)束到水門的開始之間的寬度；一個視頻行可視區(qū)域的寬度 ；一個完整的視頻行的寬度，從水平同步脈沖的開始到下一個水平同步脈沖的開始。仿真波形圖如圖11所示。139。139。139。靜態(tài)字符顯示process (clk,hang,lie)beginif clk39。 將行信息轉(zhuǎn)換成整形數(shù)減 if (lie=224)and (lie=247) then 24以便于調(diào)用數(shù)據(jù)表 liel=conv_integer(lie)224。 green=not (shong(liel) and hh and vv)。 end if。 end if。 when 0001=dataram=one。end process。 if hang 479 then vv=39。 場同步 else vv=39。 end if。039。139。系統(tǒng)布局布線圖如圖12所示。 Device，RS232，GPIB，LAN；，支持WEB遠(yuǎn)程控制； Host插槽，支持USB存儲驅(qū)動器；，直接獲取示波器中存儲的波形并無損地重現(xiàn) ；, 嵌入式幫助系統(tǒng)；。同時在基本電路模塊基礎(chǔ)上，不必修改硬件電路，通過修改VHDL源程序，增加一些新功能，滿足不同用戶的需要，實現(xiàn)數(shù)字系統(tǒng)硬件的軟件化。本設(shè)計可移植性好、穩(wěn)定性好、精確度高、測頻速度快，計達(dá)到了設(shè)計要求。同時本系EDA實驗室的開放也為我的設(shè)計提供了良好的設(shè)計環(huán)境。致謝經(jīng)過自己不斷的搜索與努力以及梁老師的悉心指導(dǎo)和熱情幫助，本設(shè)計已基本完成。作為一種重要的高層次設(shè)計技術(shù)，VHDL已成為當(dāng)代電子設(shè)計師設(shè)計數(shù)字硬件時必須掌握的一種方法。 測試數(shù)據(jù)理論值(Hz)測量值(Hz )誤差絕對誤差（Hz）相對誤差（%）1212002851,0001,000004,8614,862157,41257,123,456123,300,000299,8511494,567,1234,567,13M由以上數(shù)據(jù)可得，該頻率計的測量在低頻率時誤差較大，在高頻率時誤差較小，測試精度基本恒定，且精度較高，達(dá)到了設(shè)計的要求。其中，系統(tǒng)時鐘引腳clk綁定在芯片的153引腳上，待測頻率信號Fx綁定在芯片的132引腳上，顏色輸出Red、Green、Blue分別綁定在芯片的16163和164引腳上，其余引腳置為高阻態(tài)。 end process。139。039。 vs=39。 vs=39。 zuobiao=101。 when others=dataram=zero。end process。 green=colour(1) and hh and vv。 green=colour(1) and hh and vv。 red=not (shong(liel) and hh and vv)。139。 end if。 否則行加1 end if。 if hang=520 then 當(dāng)行到達(dá)520時歸零 hang=000000000。部分VGA程序如下：控制行和場的掃描process (clk) clk為系統(tǒng)時鐘信號begin if clk39。 VGA接口驅(qū)動波形仿真為仿真方便，此次仿真采用采用50MHz時鐘輸入，8060分辨率進(jìn)行。復(fù)合同步脈沖是水平同步脈沖與垂直同步信號的組合。 525( 場周期 ) = Hz。完成一行掃描所需時間稱為水平掃描時間，其倒數(shù)稱為行頻率；完成一幀（整屏）掃描所需時間稱為垂直掃描時間，其倒數(shù)為垂直掃描頻率，又稱刷新頻率，即刷新一屏的頻率。這種方法就是說的逐行掃描顯示。顯示器采用光柵掃描方式，即轟擊熒光屏的電子束在CRT屏幕上從左到右（受水平同步信號HS控制）、從上到下（受垂直同步信號VS控制）做有規(guī)律的移動。CRT顯示器的掃描方式：⑴ 當(dāng)柵掃描方式從上向下依次順序掃描完一場稱逐行掃描。綜上所述，本設(shè)計的顯示模塊采用方案三。不需要占用太多的I/O口，控制比較方便，功能較多，顯示清晰，實現(xiàn)多種信息的顯示很方便。本程序主要顯示9位十進(jìn)制數(shù)值。 when others= present_state=s0。y6=d6。y2=d2。 else present_state=s2。 mid_in100000000時min_in100000000 present_state=s1。present_state=s1。d5=0000。d1=0000。139。二進(jìn)制轉(zhuǎn)換BCD碼的主要思路：根據(jù)二進(jìn)制的位數(shù)設(shè)定顯示的位數(shù)，如：二進(jìn)制位12位（4095），則轉(zhuǎn)換后顯示的十進(jìn)制為4位。本設(shè)計中的除法器主要應(yīng)用于以下兩個方面：用于運(yùn)算公式Fx=(Nx/Ns)Fs的除法部分，以得到待測頻率的頻率值；用于運(yùn)算10秒內(nèi)柱形顯示的顯示高度。end process。 使gate信號取反，這樣就得 gate=not gate。 q為計數(shù)值begin if clk39。盡管目前在大部分設(shè)計中還廣泛使用集成鎖相環(huán)(如altera的PLL，Xilinx的DLL)來進(jìn)行時鐘的分頻、倍頻以及相移設(shè)計，但是，對于時鐘要求不太嚴(yán)格的設(shè)計，通過自主設(shè)計進(jìn)行時鐘分頻的實現(xiàn)方法仍然非常流行。根據(jù)擬定的系統(tǒng)框圖，用VHDL語言對各個模塊進(jìn)行編程，經(jīng)過編譯和仿真，確認(rèn)無誤后，生成Symbol，利用生成的Symbol組成系統(tǒng)框圖。計數(shù)電路是對被測頻率信號進(jìn)行頻率計數(shù)測量的主功能電路。由于等精度頻率計是一個需對頻率信號進(jìn)行等精度測量和顯示的系統(tǒng)，因此它需要設(shè)置控制電路、計數(shù)電路、計算電路、譯碼顯示電路等。豐富的IP內(nèi)核模塊庫為快速地設(shè)計專用集成電路和單片系統(tǒng)以及盡快占領(lǐng)市場提供了基本保證。 IP核（IP Core）是指用于產(chǎn)品應(yīng)用專用集成電路（ASIC）或者可編輯邏輯器件（FPGA）的邏輯塊或數(shù)據(jù)塊。EP1C12Q240C8 / EP1C12Q240C8N 的型號標(biāo)識EP1C系列標(biāo)識，屬于Cyclone12器件型號Q封裝為PQFP (1)240引腳數(shù)C應(yīng)用級別為商業(yè)級 (2)8速度等級N 符合無鉛標(biāo)準(zhǔn)EP1C12Q240C8 / EP1C12Q240C8N 其他參數(shù)家族FPGAI/O口數(shù)目173 工作電壓～ 工作溫度0℃ ～ 85℃ IP Core隨著FPGA技術(shù)的發(fā)展，芯片的性能越來越強(qiáng)、規(guī)模越來越大、開發(fā)的周期越來越長，使得芯片設(shè)計業(yè)正面臨一系列新的問題：設(shè)計質(zhì)量難以控制，設(shè)計成本也越來越高。可以在整個流程中只使用這些界面中的一個，也可以在設(shè)計流程的不同階段使用不同界面。與其他的硬件描述語言相比，VHDL具有更強(qiáng)的行為描述能力 ：VHDL豐富的仿真語句和庫函數(shù)，使得在設(shè)計的早期就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進(jìn)行