vhdl數(shù)字電路設(shè)計(jì)教程第5章習(xí)題參考答案(文件)
【正文】 0)。end。lt。=row(0) when shift=‘0’ elserow(i1)(6 downto 0)amp。outpamp。Problem library ieee。sel:in std_logic。 signal temp: std_logic_vector (1 to 4)。 b_signedamp。lt。temp(2)amp。lt。temp(4)amp。lt。=temp(2) when sel=‘0’ elsetemp(4)。end。lt。x2amp。=‘1’ when a_signed=b_signed else ‘0’。gt。=‘1’ when a=b else‘0’。gt。=conv_signed(b,8)。lt。end。use 。=row(sel)?！?’ 。l1:for i in 1 to 7 generaterow(i)amp。 signal row: matrix。sel:in integer range 0 to 7。）library ieee。lt。architecture bhv of gray_encoder isbeginoutput(n1)amp。entity gray_encoder isgeneric(n: integer:=4) 。 else conv_std_logic_vector(temp4,9)。 else conv_std_logic_vector(temp2,9)when sel=amp。 else conv_std_logic_vector(temp3,9)when sel=amp。=conv_std_logic_vector(temp1,9)when sel=amp。lt。temp3amp。=conv_unsigned((a+b),9)。lt。begina0amp。 signal temp3,temp4:signed(8
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