【正文】 b0011。 4’ b1100:q=4’ b1101。 default:q=4’ b0000。 input A,B,C,D。 and A1(W3,A,B,C,D)。要求先畫出模塊框圖， 再進行描述。（ 6分） module oddcheck(data,check)。 endmodule 冪懊壞袋薔僑團學捎幽郝甩取耗都貓嶼堿呻沼牟北周捕鞏閃騷楷蛀位斟屑《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 7. 用 Verilog HDL描述一個具有高有效同步置位、同步清零的下升沿 D觸發(fā)器。 reg q 。 endmodule 嚴霹楚琉橇咬家滁榨丹虱令啦余編頃跨教超斗穗渭縛猩譯錦情赦層鵬撮緒《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 8. 用 Verilog HDL描述一個滿足下列要求的計數(shù)器。（ 8分） 锨釉刃廉墳斤艘仿較集問酌何缸香灼耗遙詣甲琢妹烘久藥稿法衣列滑或疚《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 10. 用 Verilog HDL描述一個左移循環(huán)一個“ 0” 的 4位環(huán)形計數(shù)器。 output [3:0] q 。 4’ b1 011: q=4’ b0111 。要求先畫出能自啟 動的狀態(tài)圖，再進行描述。 reg [3:0] q 。 4’ b1110:q=4’ b1111。 4’ b0001:q=4’ b0000。 parameter A=2’ B00, B=4’ B01, C=4’ B11。 reg [2:1] now,next 。 B : if (x==1) {z,next}={0,C}。 default : {z,next}={0,A}。 output Y3,Y2,Y1,Y0。 assign Y2=~X2amp。~X0。（ 8分） （ 1）電路具有一個低有效使能端； （ 2）電路具有一個編碼輸出有效標志。 output [2:1] codeout。 always(n_en or a or b or c or d) if(~n_en) if(a==0) {flag,codeout}=3’ b1_11。 else {flag,codeout}=3’ b0_00。 方法一：用上升沿 D 觸發(fā)器和邏輯門設(shè)計，畫出電路圖； 方法二：用 74LS194和邏輯門設(shè)計，畫出電路圖； 方法三：用 Verilog HDL描述。 amp。 amp。 amp。 amp。 reg [8:1] q。 end endmodule 則（ 3） Verilog實現(xiàn) 考警掇淡昌哭咨下淚泰歲璃白褐炭糊妙蜜蟻診與銅筋膽謅龐晶頓鴉地吭羚《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 。 always(posedge clk) begin q=q1。 input data,clk,RD 。 amp。 amp。 amp。 amp。 endmodule 邑蜒轄上噬審鈕蟄束騾疊粥胎含攤紡旭駁竄振爍淪指古玲昂側(cè)沈缺繡毖閑《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 15. 設(shè)計一個串行輸入， 8位受控輸出的右移移位寄存器。 else if (c==0) {flag,codeout}=3’ b1_01。 reg [2:1] codeout。 input a,b,c,d。 assign Y0=~X0。X1|X2amp。X1|X2amp。（ 10分） X3 X2 X1 X0 Y3 Y2 Y1 Y0 0000 0011 0001 0100 0010 0101 0011 0110 0100 0111 0101 1000 0110 1001 0111 1010 1000 1011 1001 1100 1010 dddd 1011 dddd 1100 dddd 1101 dddd 1110 dddd 1111 dddd 021233 XXXXXY ???01212022 XXXXXXXY ???01011 XXXXY ??00 XY ?module codetrans (X3,X2,X1,X0,Y3,Y2,Y1,Y0)。 C : if (x==1) {z,next}={1,A}。 always (x or now) case (now) A : if (x==0) {z,next}={0,B}。 output z 。 endcase endmodule q[3:0] 0000 1000 1100 1110 1111 0111 0011 0001 其它 瀝窺央睛二瞅剃海撮鄒夫致筆歲拐低旁斌乘自歷喊偏若措彪燈姓常張粗沿《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 12. 畫出“ 011” 序列檢測器的原始狀態(tài)圖，再用 Verilog HDL建模。 4’ b0111:q=4’ b0011。 4’ b1000:q=4’ b1100。 input clk 。 default : q=4’ b1110 。 always (posedge clk) case (q) 4’ b1110: q=4’ b1101 。（ 10分） q[3:0] 1110 1101 1011 0111 module xuhuan_0_l(clk, q) 。 惟酥奮宇遇津慨醛渴蟹解粉摧瑯槍帶誅奴煞茍孕斑凌薦呈泥腫鉛應(yīng)劣刮管《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 9. 用 Verilog HDL描述一個余 3碼可逆計數(shù)器。 else if (set==1) q=1 。 input clk, clr, set, d 。 output check。 詛絕策凳菜眼暴叢經(jīng)瞬尾督屜羨灼直絨恤聊潑壤陵棉斗哇鈍糜察圈腹右賃《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 5. 用 Verilog HDL描述一個 8位數(shù)據(jù)并行傳輸時，符合奇校驗約定的校驗位發(fā)生器。 endmodule W1 W2 W3 X1 X2 X3 ON1 ON2 A1 沿吻攫岡汪廳歡摯嘯廄乙寇星想豎拿帛強獰勇現(xiàn)曰蛻獵臆悅戍瀾斧軀踩噪《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 2. 用 Verilog HDL描述滿足下列要求的 3—8譯碼器：（ 10分） （ 1）一個低有效使能端； （ 2）譯碼輸出高有效。 wire W1,W2,W3。（ 10分） =1 =1 amp。 4’ b1110:q=4’ b1111。 4’ b0100:q=4’ b1011。 always(posedge clk) case(q) 4’ b0000:q=4’ b0001。 input clk。 4’ b0111: q=4’ b1110 。 reg [3:0] q 。 謅奪首豢裂浚徑醫(yī)驚平鉀斟茲節(jié)褥雜趾書隅相限屆輾寬菌喚掠蹦褪譚貫梯《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 12. 分析圖示電路，寫出啟動清玲后電路的狀態(tài)轉(zhuǎn)換序列，說明功能并建立 Verilog HDL 模型。 Q3Q2Q1Q0 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 功能：從 0到 11的模 12計數(shù)器 唬碧遇混販這瞳奄拜音芹抿戶柳撐瓊功渙煌穗放里疤夯佩醫(yī)剝七暖諷侶屜《數(shù)字邏輯》自測題答案《數(shù)字邏輯》自測題答案 74LS163 CLK CLR LD EN