【正文】 設(shè)計(jì)的落后 ,繁瑣和不可靠性 . 目前 FPGA的兩個(gè)重要發(fā)展與突破是 ,大多數(shù)廠商在其高端器件上都提供了 片上的處理器（如 CPU、 DSP）等硬核（ Hard Core）或固化核（ Fixed Core） .比如 Xilinx的 Virtex II Pro 芯片可以提供 Power PC,而 Altera 的 Stratix、 Excalibur 等系列芯片可以提供 Nios、DSP 和 Arm 等模塊 .在 FPGA上集成微處理器 ,使 SOPC 設(shè)計(jì)更加便利與強(qiáng)大 .另一個(gè)發(fā)展是在不同器件商推出的高端芯片上大都集成了高速串行收發(fā)器 ,一般能夠達(dá)到 3Gb/s以上的數(shù)據(jù)處理能力 ,在 Xilinx、 Altera、 Lattice 都有相應(yīng)的器件型號(hào)提供該功能 .這些新功能使 FPGA的數(shù)據(jù)吞吐能力大幅度增強(qiáng) . FPGA 設(shè)計(jì)流程 對(duì)于目標(biāo)器件為 FPGA和 CPLD 的 HDL 設(shè)計(jì) ,其工程設(shè)計(jì)的基本流程如圖 ： 圖 1FPGA 設(shè)計(jì)流程圖 文本編輯 用任何文本編輯器都可以進(jìn)行 ,通常 VHDL 文件保存為 vhd文件 ,Verilog文件保存為 v文件 . 使用編譯工具編譯源文件 5 HDL的編譯器有很多 ,ACTIVE公司 ,MODELSIM公司 ,SYNPLICITY公司 ,SYNOPSYS公司 ,VERIBEST 公司等都有自己的編譯器 . 邏輯綜合 將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合 .綜合的目的是在于將設(shè)計(jì)的源文件由語言轉(zhuǎn)換為實(shí)際的電路 .但是此時(shí)還沒有在芯片中形成真正的電路 .這一步的最終目的是生成門電路級(jí)的網(wǎng)表 (Netlist). 布局、布線 將第 3步生成的網(wǎng)表文件調(diào)入 PLD廠家提供的軟件中進(jìn)行布線 ,即把設(shè)計(jì)好的邏輯安放到 CPLD／ FPGA內(nèi) .這一步的目的是生成用于下載 (編程 Programming)的編程文件 .在這一步 ,將用到第 3 步生成的網(wǎng)表 ,并根據(jù) CPLD／ FPGA廠商的器件容量 ,結(jié)構(gòu)等進(jìn)行布局、布線 .這就好像在設(shè)計(jì) PCB時(shí)的布局布線一樣 .先將各個(gè) 設(shè)計(jì)中的門根據(jù)網(wǎng)表的內(nèi)容和器件的結(jié)構(gòu)放在器件的特定部位 .然后 ,在根據(jù)網(wǎng)表中提供的各門的連接 ,把各個(gè)門的輸入輸出連接起來 .最后 ,生成一個(gè)供編程的文件 .這一步同時(shí)還會(huì)加一些時(shí)序信息(Timing)到你的設(shè)計(jì)項(xiàng)目中去 ,以便于你做后仿真 . 后仿真 利用在布局布線中獲得的精確參數(shù) ,用仿真軟件驗(yàn)證電路的時(shí)序 .(也叫布局布線仿真或時(shí)序仿真 ).這一步主要是為了確定你的設(shè)計(jì)在經(jīng)過布局布線之后 ,是不是還滿足你的設(shè)計(jì)要求 . 編程 ,下載 如果前幾步都沒有發(fā)生錯(cuò)誤 ,并且符合設(shè)計(jì)要求 ,這一步就可以將由適配器等產(chǎn)生的配置或下載文件通過編程器或下載電纜下載到目標(biāo)芯片中 . 硬件測(cè)試 硬件測(cè)試的目的是為了在更真實(shí)的環(huán)境中檢驗(yàn) HDL 設(shè)計(jì)的運(yùn)行情況 ,特別是對(duì)于HDL 程序設(shè)計(jì)上不是十分規(guī)范 ,語義上含有一定歧義的程序 . 實(shí)驗(yàn)板使用芯片 XC3S200A 介紹 本實(shí)驗(yàn)設(shè)計(jì)中采用的是 Xilinx公司的 ETL001 FPGA開發(fā)板進(jìn)行開發(fā)設(shè)計(jì) ,該開發(fā)板所提供的主芯片 XC3S200A是 Xilinx公司最新推出的 90nm半導(dǎo)體工藝的低端低成本的FPGA芯片 ,可以廣泛地運(yùn)用在通信 ,軍事 ,電力 ,控制 ,消 費(fèi)電子 ,汽車電子絕大多數(shù)電子應(yīng)用領(lǐng)域 .芯片主要特性如下表 1 所示： 表 1 實(shí)驗(yàn)板 XC3S200A 該芯片是基于 SRAM 工藝的超大規(guī)?？删幊踢壿嬓酒?,提供了高達(dá) 20 萬的等效系統(tǒng)門 ,3854 個(gè)查找表（ LUT） ,3854 個(gè)寄存器（ FF） ,288Kbit 的塊狀 SRAM 以及 16 個(gè) 18*18的乘法器 ,以及 60 對(duì)差分 I/O, . 6 二、 系統(tǒng)總體設(shè)計(jì) 電子秒表的設(shè)計(jì)任務(wù)目標(biāo) 跑表精度為 秒 跑表計(jì)時(shí)范圍為： 1 小時(shí) 設(shè)置開始計(jì)時(shí) /停止計(jì)時(shí)、復(fù)位兩個(gè)按鈕 顯示工作方式：用六位 BCD 七段數(shù)碼管顯示讀數(shù) .顯示格式： 00:00:00 擴(kuò)展功能： 按鍵消抖； 選手時(shí)間分時(shí)顯示； 系統(tǒng)工作原理 系統(tǒng)基本流程圖如圖 : 圖 1 系統(tǒng)基本流程圖 單元電路的劃分 根據(jù)要求設(shè)計(jì)的電路包括以下幾個(gè)模塊： ：由于我們要以 1ms 為最小單位進(jìn)行計(jì)時(shí) .分頻器的功能是對(duì)晶體振蕩器產(chǎn)生的 48MHz時(shí)鐘信號(hào)進(jìn)行分頻 ,產(chǎn)生 1KHz的基準(zhǔn)信號(hào) ,對(duì)晶體振蕩器產(chǎn)生的時(shí)鐘信號(hào)進(jìn)行分頻 ,產(chǎn)生時(shí)間基準(zhǔn)信號(hào) . ：由于我們要實(shí)現(xiàn)按不同的鍵讓秒表產(chǎn)生不同的反應(yīng) .所以需要這個(gè)模塊對(duì)時(shí)間基準(zhǔn)脈沖進(jìn)行計(jì)數(shù) ,完成計(jì)時(shí)功能 .并完成對(duì)數(shù)據(jù)的鎖存使顯示保持暫停 . ：由于我們要實(shí)現(xiàn)按不同的鍵讓秒表產(chǎn)生不同的反應(yīng) .所以需要這個(gè)模塊控制計(jì)數(shù)器的運(yùn)行、停止以及復(fù)位 ,產(chǎn)生鎖存器的使能信號(hào) . ：由于普通按鍵會(huì)產(chǎn)生抖動(dòng)現(xiàn)象 ,只按一下 ,可能 出現(xiàn)多次抖動(dòng)的現(xiàn)象 ,使按鍵不靈敏 .所以需要消除按鍵輸入信號(hào)抖動(dòng)的影響 ,輸出單脈沖 . ：包括掃描計(jì)數(shù)器、數(shù)據(jù)選擇器和 7 段譯碼器 ,控制 8 個(gè)數(shù)碼管以掃描方式顯示計(jì)時(shí)結(jié)果 . 單元電路劃分 總框圖如下圖 2： 7 圖 2 單元電路劃分總框圖 三、單元電路設(shè)計(jì) 單元電路設(shè)計(jì)思路 分頻器 分頻器的功能是對(duì)晶體振蕩器產(chǎn)生的 48MHz時(shí)鐘信號(hào)進(jìn)行分頻 ,產(chǎn)生 1KHz 和 100Hz的基準(zhǔn)信號(hào) .對(duì)于頻率為 1khz的信號(hào) ,分頻系數(shù)為 48000,因此需要一個(gè) 24000進(jìn)制的計(jì)數(shù)器 ,每當(dāng)計(jì)數(shù) 24000 個(gè)時(shí)鐘 ,分頻輸出信號(hào) c1000 取反一次 ,c1000 取反兩次得到一個(gè)周期的信號(hào) .這樣可實(shí)現(xiàn)對(duì)輸入時(shí)鐘信號(hào)的 4800 次分頻 ,從而得到 1khz 的信號(hào) .對(duì)于頻率為100hz 的信號(hào) ,原理相同 ,分頻系數(shù)為 480000. 生成的分頻器模塊如 圖 3 所示 : 圖 3 分頻器模塊 其中 ,clkin 為 48MHz 晶振 時(shí)鐘信號(hào)； c1000 為分頻輸出的 1KHz 時(shí)鐘信號(hào) ,c100 為分頻輸出的 100Hz 時(shí)鐘信號(hào) . 設(shè)計(jì)程序 如下 : library IEEE。 use 。 c1000 : out STD_LOGIC。 signal c100_temp:integer range 0 to 239999:=0。fd1000= not fd1000。 end process。 else c100_temp=c100_temp+1。 c100 =fd100。 use 。 keyin : in STD_LOGIC。 signal count:integer range 1 to 3:=1 begin process(clk1k,keyin) begin if clk1k39。139。 end if。039。 keyout=(not key1) and key2。 use 。 clk : in STD_LOGIC。 end count101。 then count=0000。 else count=0000。 end if。 carryout=39。 and count=1001 else 39。 use 。 clk : in STD_LOGIC。 end count6。 then count=0000。 else count=0000。 12 end if。 carryout=39。 and count=0101 else 39。 use 。 reset : in STD_LOGIC。 slin : in STD_LOGIC_VECTOR (3 downto 0)。 mlout : out STD_LOGIC_VECTOR (3 downto 0)。 csout : out STD_LOGIC_VECTOR (3 downto 0))。 signal mh3out,ml3out,sh3out,sl3out,ds3out,cs3out:std_logic_vector(3 downto 0)。 begin process(lacthin,reset) b