【正文】 4*6=24 位寄存器 t[23:0] Cnt[3:0] second0 t[7:4] second1 Cnt[11:8] minute0 t[15:12] minute1 Cnt[19:16] hour0 t[23:20] hour1 校時部分：設(shè)計為信號選擇器 ad=1 時為計時模式，信號為校時信號 ad =0 時 為正常計時模式 數(shù)據(jù)顯示部分： 設(shè)有切換 switch 端 數(shù)碼管掃描自動掃描 1KHZ 4*8=32 位寄存器 Temp[31:0] 分為校時模式顯示 ad=1 set=0 swo=0 t 鬧鐘設(shè)置模式顯示 ad=0 set=1 swo=0 t1 秒表計時模式顯示 ad=0 set=0 swo=1 t2 正常走時模式顯示 其余 t ? 底層部分 計數(shù)器 5 // (0~9) module counter10(en,ncr,clk,q)。 2 設(shè)計內(nèi)容及要求 多功能時鐘設(shè)計分為基本電路部分和拓展功能部分和特色部分。 ? 基本電路部分 ? 以數(shù)字形式顯示時、分、秒的時間；（要求可切換顯示） ? 小時計數(shù)器為同步 24 進(jìn)制；（同步計數(shù)器） 3 ? 可精確手動校時，包括小時，分鐘，秒；設(shè)有按鈕，每按一次相應(yīng)按鈕可使對應(yīng)的時間循環(huán)改變，以校時用 手動校時時，長按按鈕可加速校時速度 。 input en,ncr,clk。d0。b0000。手動校時模式 ad=1 set=0 swo=0 3，鬧鐘設(shè)定和開關(guān)模式 （ brcl） N3 鬧鈴 (led 燈 )開關(guān) 鬧鈴響時 M11 M5 亮燈以10MHZ 閃爍 鬧鈴設(shè)定 ad=0 set=1 swo=0 設(shè)置方法和校時方法共用鍵（ A7 M4 C11 G12） 方法相同 15 4，秒表模式 ad=0 set=0 swo=1 (swp) 暫停鍵 低電平有效 A7 清零鍵 （包括數(shù)據(jù)清零） M4 記錄數(shù)據(jù)鍵 每按一次 記錄一個時間數(shù)據(jù)（ 59 分 59 秒 99以內(nèi)） 可記錄 10 組數(shù)據(jù) 并可顯示當(dāng)前數(shù)據(jù)的序號 Switch=0 時 [ ] [ ] [ ] [ ] ^ ^ ^ ^ 顯示 C 數(shù)據(jù)序號 分 分 Switch=1 時 [ ] [ ] [ ] [ ] ^ ^ ^ ^ 秒 秒 秒 秒 16 (5) 實驗結(jié)果的測試和仿真 仿真波形如下： Counter10 Counter6 17 Counter3 Bell 18 Radio 實驗結(jié)果及說明： (1) 正常走時模式 Switch=1 時顯示 分分：秒秒 Switch=0 時顯示 時時：分分； (2) 手動校時模式 ad=1 set=0 swo=0 使 ad=1,每按一下 [ ] [ ] [ ] [ ] switch=1,每按一下循環(huán)加一 (分分秒 19 秒 ) A7 M4 C11 G12 [ ] [ ] [ ] [ ] A7 M4 C11 G12 switch=0,每按一下循環(huán)加一 (時時分分 ) A7 M4 C11 G12 例如設(shè)定為 20:12:08 (3) 鬧鐘設(shè)定和開關(guān)模式 （ brcl） N3 鬧鈴 (led 燈 )開關(guān) 鬧鈴響時 M11 M5 亮燈以 10MHZ 閃爍 鬧鈴設(shè)定 ad=0 set=1 swo=0 設(shè)置方法和校時方法共用鍵（ A7 M4 C11 G12） 方法相同 (4) 秒表模式 ad=0 set=0 swo=1 (swp) 暫停鍵 低電平有效 A7 清零鍵 （包括數(shù)據(jù)清零） M4 記錄數(shù)據(jù)鍵 每按一次 記錄一個時間數(shù)據(jù)（ 59 分 59 秒 99 以內(nèi)） 可記錄 10 組數(shù)據(jù) 并可顯示當(dāng)前數(shù)據(jù)的序號 Switch=0 時 [ ] [ ] [ ] [ ] ^ ^ ^ ^ 顯示 C 數(shù)據(jù)序號 分 分 Switch=1 時 [ ] [ ] [ ] [ ] ^ ^ ^ ^ 20 秒 秒 秒 秒 C11 （ — ） 數(shù)據(jù)減鍵 序號循環(huán)減一 最小為 1 G12（ +） 數(shù)據(jù)加鍵 序號循環(huán)加一 最大為 9 序號即為數(shù)據(jù)記錄 的順序 (5) 其他按法 皆為正常走時模式 6 實驗總結(jié)與感想 通過多功能時鐘的設(shè)計過程，我深刻的感覺到復(fù)雜電路設(shè)計的思路和方法特別重要，好的方法不僅省時省力，也可使程序運(yùn)行更穩(wěn)定快速高效。 遇到的最主要的問題：秒表設(shè)計模塊中的 1/100 秒在數(shù)碼管上無法正?？焖亠@示（由于 led 燈的余輝效應(yīng)造成） 記錄數(shù)據(jù)時的準(zhǔn)確度也就下降 ，人們正常按鍵時間或大于 秒 所以秒表的十分位為準(zhǔn)確位 百分位不準(zhǔn)確 7 參考文獻(xiàn) 【 1】 《 Verilog hdl 與數(shù)字 asic 設(shè)計基礎(chǔ)》 和 （羅杰主編） (8)附錄（源代碼） module top(set,ad,swo,swp,switch,bcrl,rcrl,scrl,clk,adj,segs,a,led 21 )。//數(shù)碼管 output [3:0] a。//shu ma guan reg [31:0] temp。// 秒表模式臨時變量 //使能信號 initial begin a=439。//輸出頻率 1HZ in50MHz_out1kHz u7(clk,cp2)。 //second 個位計數(shù) counter6 u2(enp1,0,cp,t[7:4])。//hours 個位計數(shù) counter3 u6(enp5,0,cp,t[23:20])。//秒表模塊 assign cp= ad?cp3:cp1, en0=(~ad)|(switchamp。d5)amp。(t[11:8]==439。d5)):(adj[2]amp。switch==0),// 產(chǎn)生hours 十位計數(shù)使能信號 led[2]=0。temp[31:16]=t1[23:8]。 else begin temp[15:0]=t。b1101。//M13 else if(a==439。b1110。d0: segs = 739。b1111001。 439。d4: segs = 739。b0010010。 439。d8: segs = 739。b0010000。b1101) begin case(temp[23:20]) 439。d1: segs = 739。b0100100。 439。d5: segs = 739。 endcase end else if(a==439。 439。h2: segs = 739。b0110000。 439。h6: segs = 739。b1111000。 439。ha: segs = 739。 endcase end else begin case(temp[31:28])//hours 十位 439。h1: segs = 739。b0100100。 4