eda課程設(shè)計(jì)說明書(已修改)
2025-06-04 18:05 本頁面
【正文】 西華大學(xué)課程設(shè)計(jì)說明書 目錄1 前言 12 總體方案設(shè)計(jì) 3 方案比較 3 方案一 3 方案二 4 方案三 5 方案論證 5 方案選擇 53 單元模塊的設(shè)計(jì) 6 搶答器鑒別模塊 6 搶答計(jì)時(shí)模塊 7 報(bào)警模塊 74 軟件設(shè)計(jì) 9 9 設(shè)計(jì)思路 9 軟件設(shè)計(jì)流程圖 105 系統(tǒng)調(diào)試 11 硬件調(diào)試 11 軟件調(diào)試 126 系統(tǒng)功能、指標(biāo)參數(shù) 13 實(shí)現(xiàn)功能 13 指標(biāo)參數(shù) 13 指標(biāo)參數(shù)分析 137設(shè)計(jì)總結(jié) 14參考文獻(xiàn) 15附錄 16 相關(guān)設(shè)計(jì)圖 16 軟件程序 16西華大學(xué)課程設(shè)計(jì)說明書 1 前言隨著各種智益電視節(jié)目的不斷發(fā)展，越來越多的競賽搶答器派上了用場。搶答器不僅體現(xiàn)了選手之間的公平搶答，而且能節(jié)目現(xiàn)成緊張而活躍的氣氛，增強(qiáng)節(jié)目的趣味性，讓觀眾看得更有樂趣從而達(dá)到提高收視率的效果。可見，搶答器在現(xiàn)實(shí)生活中確實(shí)很實(shí)用，而且運(yùn)用前景非常廣泛。搶答器是為智力競賽參賽者答題時(shí)進(jìn)行搶答而設(shè)計(jì)的一種優(yōu)先判決器電路。競賽者可以分成若干組，搶答時(shí)各組對主持人提出的問題在最短時(shí)間內(nèi)做出判斷，并按下?lián)尨鸢存I回答問題。當(dāng)?shù)谝粋€(gè)人按下按鍵后，則在顯示器上顯示該組的號(hào)碼，同時(shí)將其他按鍵封鎖，使其不起作用。若在搶答時(shí)間內(nèi)無人搶答，則報(bào)警信號(hào)發(fā)出警報(bào)。回答完問題后，由支持人將其按按鍵恢復(fù)，重新開始下一輪搶答。EDA是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）的縮寫，在20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來的。EDA技術(shù)作為現(xiàn)代電子設(shè)計(jì)最新技術(shù)的結(jié)晶，其廣闊的應(yīng)用前景和深遠(yuǎn)的影響已經(jīng)毋庸置疑它在信息工程類專業(yè)中的基礎(chǔ)地位和核心作用也逐漸被人們所認(rèn)識(shí)，它以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語言HDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。Quartus II 是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、Verilog HDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。本次設(shè)計(jì)的搶答器是基于VHDL語言的智能搶答器邏輯結(jié)構(gòu)比較簡單。變革的技術(shù)是VHDL ( Very High Speed Integrated Circuit Hardware Description Language, 超高速集成電路硬體描述語言) 。它是一種以IEEE 1076標(biāo)準(zhǔn)所規(guī)范的硬件描述語言, 主要用于從算法級、寄存器級到門級的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模, 已成為電子設(shè)計(jì)自動(dòng)化( EDA )的一種重要手段。現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)多采用自頂向下的設(shè)計(jì)方法, 屬階層式設(shè)計(jì)[ 1]。自頂向下設(shè)計(jì)的各個(gè)階層, 可全部用圖形也可全部用VHDL語言進(jìn)行描述, 還可采用混合方式,即頂層模塊用圖形描述, 底層元件用VHDL描述等。用VHDL設(shè)計(jì)的智力競賽搶答器在計(jì)算機(jī)上仿真通過后, 下載到可編程邏輯器件中, 整個(gè)設(shè)計(jì)過程相對于傳統(tǒng)的設(shè)計(jì)方法, 有較大的突破, 重要體現(xiàn)在: 1)VHDL的設(shè)計(jì)采用自頂向下的設(shè)計(jì)方法。這種模塊化、逐步細(xì)化的方法有利于系統(tǒng)的分工合作、并且能夠及早發(fā)現(xiàn)各子模塊及系統(tǒng)中的錯(cuò)誤, 提高系統(tǒng)設(shè)計(jì)的效率。2)VHDL有非常豐富的數(shù)據(jù)類型: 位、位矢量、整數(shù)、實(shí)數(shù)、數(shù)組、結(jié)構(gòu)等, 可以非常靈活地描述系統(tǒng)總線和實(shí)現(xiàn)算法。3)VHDL引入工作庫, 存放各種已編譯的資源, 使得一個(gè)設(shè)計(jì)的子模塊可以被另一設(shè)計(jì)引用, 達(dá)到資源共享的目的。4)VHDL是標(biāo)準(zhǔn)化硬件描述語言, 屏蔽了具體工藝及器件的差異, 不會(huì)因工藝及器件的變化而變化。同時(shí)由于VHDL是國際標(biāo)準(zhǔn), 易于ASIC 和EDA領(lǐng)域的國際交流。5)VHDL作為先進(jìn)的硬件描述語言, 以其靈活、簡潔的設(shè)計(jì)風(fēng)格在電路設(shè)計(jì)中發(fā)揮著越來越重要的作用。在完成了程序的編寫后，用Quartus II進(jìn)行波形仿真，就可以觀察所設(shè)計(jì)的方案是否符合要求。
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