【正文】 基于 VHDL語言的交通燈控制器設(shè)計與實現(xiàn) 摘要 VHDL 是 Very High Speed Integrated Circuit Hardware Description Language的縮寫， 意思是超高速集成電路硬件描述語言。 對于復(fù)雜的數(shù)字系統(tǒng)的設(shè)計， 它有獨特的作用。 它的硬件描述能力強，能輕易的描述出硬件的結(jié)構(gòu)和功能。這種語言的應(yīng)用至少意味著兩種重大的改變：電路的設(shè)計可以通過文字描述的方式完成；電子電路可以當(dāng)作文件一樣來存儲。隨著現(xiàn)代技術(shù)的發(fā)展，這種語言的效益與作用日益明顯，每年均能夠以超過30%的速度快速成長。 交通燈控制系統(tǒng)通常要實現(xiàn)自動控制紅綠燈的變化，基于 FPGA 設(shè)計的交通燈控制系統(tǒng)電路簡單、可靠性好。本系統(tǒng)可控制 2個路口的紅、黃、綠三盞 交通 燈 。對于 Max+PlusⅡ開發(fā)工具，它是美國 Altera 公司自行設(shè)計的一種 CAE 軟件工具。他具有全面的邏輯設(shè)計能力，設(shè)計者可以自由組合文本、圖形和波形輸入法，建立起層次化的單器件或多器件設(shè)計。利用該工具配備的編輯、編譯、仿真、綜合、芯片編程等功能，將設(shè)計的電路圖或電路描述程序變成基本的邏輯單元寫入到可編程芯片中（如 CPLD、 FPGA），做成 ASIC 芯片。仿真實驗結(jié)果表明了該編解碼器的正確性和合理性。 關(guān)鍵詞： 交通燈；控制器； VHDL； MAX+PlusⅡ Abstract VHDL is the Very Hight Speed Integrated Circuit Hardware Description Language acronym,meaning that highspeed integrated circuit hardware description plex digital system design,it has a unique hardware descirption ability,can easily describe the structure and funtion of the application of this language implies that at least two kinds of major changes:the design of the circuit can actually be pleted by the manner described in the text。electronic circuits can be used as to store the same modern technology,the benefits and role of this language has bee more obvious every year to more than 30% of the rate of rapid growth. Traffic light control system is usually to achieve the automatic trafffic light changes,FPGAbased design of a traffic light control system circuit is simplem,and good system can control two junctions of red,yellow,green,three traffic the MaxPlus II development tool,it is United States Altera’s own design of a CAE software has a prehensive logic design capabilities,designers can freely mix text,graphics,and waveform input method,set up hierarchical design of a single device or multiple use of the tool is equipped with the editing,piling,simulation,synthesis,chip programming features such as the design of the circuit or circuit described procedure into the basic logic unit is written into the programmable chip(eg,CPLD,FPGA),made of ASIC simulation results show that the correct codec and rationality. Keywords: traffic light。controller,VHDL,MAX+PlusII 目 錄 1 引言 ?????????????????????????????? ? 1 2 課題背景及相關(guān)技術(shù) ??????????????????????? ? ? 2 Max+plusII 簡介 ??????????????????????? ? 2 VHDL 語言簡介 ???????????????????????? ? 3 VHDL 設(shè)計的優(yōu)點與設(shè)計方法 ?????????????????? ? 5 3 交通燈控制器分析 ???????????????????????? ? ? 7 分頻器 ???????? ????????????????? ? ? ? 7 狀態(tài)機 ?????????????????????????? ? ? 8 4 交通燈控制器的 VHDL 設(shè)計 ????????????????????? ? 9 ??????????? ???????? ??????? 9 ???????????? ? ?????? 10 ?? ? ???? ??????????? ? 11 ??? ??? ??????????????? ? ???? 12 附錄 ? ??? ????? ???????????????????? ? ??? 13 結(jié)束語 ?????? ?? ???????????????????? ? ??? 17 參考文獻 ???? ?? ?????????????????????? ? ?? 18 1 1 引言 在交通發(fā)達的當(dāng)代，交通燈控制器無疑是最實用的的工具。為了使交通行駛有一個很高的效率，人工指揮交通已經(jīng)顯得效率不高，所以一個高智能的交通燈控制器是十分的必要的。交通燈的控制方式，是根據(jù)時間來改變狀態(tài)，產(chǎn)生不同的控制信號以控制紅、綠、黃三盞燈的開關(guān)，達到控制交通的目的。 目前 VHDL 語言已成為 EDA 領(lǐng)域首選的硬件設(shè)計語言 ,越來越多的數(shù)字系統(tǒng)設(shè)計使用 VHDL 語言來完成。原因是通過 VHDL 描述的硬件系統(tǒng)“軟核”便于存檔 ,程序模塊的移植和ASC 設(shè)計源程序的交付更為方便。因此，他在 IP 核的應(yīng)用等方面擔(dān)任著不可或缺的角色。在某擴頻通信系統(tǒng)中，我們使用 VHDL 語言設(shè)計了交通燈控制器，并經(jīng)過了在 FPGA 芯片上的驗證實驗。 2 2 課題背景及相關(guān)技術(shù) Max+plusII簡介 Max+plusII(或?qū)懗?Maxplus2 或 MP2) 是 Altera 公司推出的的第三代 PLD 開發(fā)系統(tǒng)(Altera 第四代 PLD 開發(fā)系統(tǒng)被稱為： Quartus，主要用于設(shè)計 6 萬 100 萬門的大規(guī)模CPLD/FPGA)。使用 MaX+PLUSII 的設(shè)計者不需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)。設(shè)計者可以用自己熟悉的設(shè)計工具（如原理圖輸入或硬件描述語言）建立設(shè)計， MaX+PLUSII 把這些設(shè)計轉(zhuǎn)自動換成最終所需的格式。其設(shè)計速度非?？?。對于一般幾千門的電路設(shè)計，使用MaX+PLUSII，從設(shè)計輸入到器件編程完畢，用戶拿到設(shè)計好的邏輯電路，大約只需幾小時。設(shè)計處理一般在數(shù)分鐘內(nèi)內(nèi)完成。特別是在原理圖輸入等方面， Maxplus2 被公認(rèn)為是最易使用，人機界 面最友善的 PLD 開發(fā)軟件，特別適合初學(xué)者使用。 通?？蓪?Maxplus2 設(shè)計流程歸納為以下 7個步驟： （ 1） 使用文本編輯器輸入設(shè)計源文件。在傳統(tǒng)設(shè)計中，設(shè)計人員是應(yīng)用傳統(tǒng)的原理圖輸入方法來開始設(shè)計的。自 90年代初， Verilog、 VHDL、 AHDL 等硬件描述語言的輸入方法在大規(guī)模設(shè)計中得到了廣泛應(yīng)用。 （ 2） 前仿真（功能仿真）。設(shè)計的電路必須在布局布線前驗證電路功能是否有效。 （ 3） 設(shè)計編譯。設(shè)計輸入之后就有一個從高層次系統(tǒng)行為設(shè)計向門級邏輯電路設(shè)轉(zhuǎn)化翻譯過程，即把設(shè)計輸入的某種或某幾種數(shù)據(jù)格式 (網(wǎng)表 )轉(zhuǎn)化 為軟件可識別的某種數(shù)據(jù)格式 (網(wǎng)表 )。 （ 4） 優(yōu)化。對于上述綜合生成的網(wǎng)表，根據(jù)布爾方程功能等效的原則，用更小更快的綜合結(jié)果代替一些復(fù)雜的單元，并與指定的庫映射生成新的網(wǎng)表，這是減小電路規(guī)模的一條必由之路。 （ 5） 布局布線。 （ 6） 后仿真（時序仿真）需要利用在布局布線中獲得的精確參數(shù)再次驗證電路的時序。 （ 7） 生產(chǎn)。布線和后仿真完成之后，就可以開始 ASCI或 PLD芯片的投產(chǎn)。 VHDL 語言簡介 VHDL 語言是一種用于電路設(shè)計的高級語言。它在 80 年代的后期出現(xiàn)。最初是由美國國防部開發(fā)出來供美軍用來提高設(shè) 計的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計語言 。但是，由于它在一定程度上滿足了當(dāng)時的設(shè)計需求，于是他在 1987 年成為ANSI/IEEE 的標(biāo)準(zhǔn)（ IEEE STD 10761987）。 1993 年更進一步修訂，變得更加完備，成為 3 ANSI/IEEE 的 ANSI/IEEE STD 10761993 標(biāo)準(zhǔn)。目前，大多數(shù)的 CAD 廠商出品的 EDA 軟件都兼容了這種標(biāo)準(zhǔn)。 VHDL 的英文全寫是： VHSIC（ Very High Speed Integrated Circuit） Hardware Descriptiong Language，翻譯成中文就是超高速集成電路硬件描述語言。因此它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計中。目前，它在中國的應(yīng)用多數(shù)是用在 FPGA/CPLD/EPLD 的設(shè)計中。當(dāng)然在一些實力較為雄厚的單位，它也被用來設(shè)計 ASIC。 (1) VHDL應(yīng)用目的 VHDL 的出現(xiàn)是為了適應(yīng)電子系統(tǒng)設(shè)計的日益復(fù)雜性 。 若以計算機軟件的設(shè)計與電路設(shè)計做個類比 ， 機器碼好比晶體管 /MOS 管 ； 匯編語言好比網(wǎng)表 ； 則 VHDL 語言就如同高級語言， VHDL 在語法和風(fēng)格上類似與現(xiàn)代高級編程語言，如 C語言。但要注意 ， VHDL 描述的是硬件 ， 它包含 許多硬件特有的結(jié)構(gòu) 。 現(xiàn)在 VHDL 被廣泛用于：電路設(shè)計的文檔記錄 、 設(shè)計描述的邏輯綜合 、 電路仿真 等 。 采用 VHDL及自頂向下方法在大型數(shù)字系統(tǒng)設(shè)計中被廣泛采用。在設(shè)計中你可采用較抽象的語言（行為 /算法）來描述系統(tǒng)結(jié)構(gòu)，然后細化成各模塊，最后可借助編譯器將 VHDL描述綜合為門級。 VHDL 語言設(shè)計過程一般如下： a. 代碼編寫； b. 由綜合器（ Synplify， Synopsys 等）綜合成門級網(wǎng)表； c. 前仿真 /功能仿真； d. 裝配、布局 /布線至某一類 CPLD/FPGA； f. 后仿真 /時序仿真。 （ 2)VHDL 的基本結(jié)構(gòu)與語法 使用庫 (use)定義區(qū) —— 實體 (Entity)定義區(qū) —— 結(jié)構(gòu) (Architecture)定義區(qū)。 一個 VHDL設(shè)計由若干個 VHDL 文件構(gòu)成，每個文件主要包含如下三個部分中的一個 或全部： 程序包（ Package）、實體（ Entity）、構(gòu)造體（ Architecture）。 其各自作用如圖 。 4 圖 VHDL的基本結(jié)構(gòu) 但對于 一個完整的 VHDL設(shè)計必須包含一個實體和一個與之對應(yīng)的構(gòu)造體。一個實體可對應(yīng)多個構(gòu)造體， 以說明采用不同方法來描述電路。 （ Entity） VHDL 表達的所有設(shè)計均與實體有關(guān)，實體是設(shè)計中最基本的模塊。設(shè)計的最頂層是頂層實體。如果設(shè)計分層次，那么在頂級實體中將包含較低級別的實體。 實體類似于一個方框圖或黑匣子，而可見的是端口或連接的信號線。實體應(yīng)包含以下信息：實體的名稱 、 端口的模式（或端口的方向），即： in、 out、 in/out、 buffer、 端口的數(shù)據(jù)類型 等。 （ Architecture） 所有能被仿真的實體都由一個構(gòu)造體描述，構(gòu)造體描述實體的行為功能， 即設(shè)計實體的內(nèi)部功能。一個實體可以有多個構(gòu)造體，構(gòu)造體可為行為描述，也可 為結(jié)構(gòu)化描述或數(shù)據(jù)流的描述。構(gòu)造體是 VHDL 設(shè)計中最主要部分，它一般由以下各部分構(gòu)成，如圖 所示。 5 圖 構(gòu)造體的結(jié)構(gòu) 構(gòu)造體的一般格式如下： architectureof is //構(gòu)造體說明區(qū)域、說明構(gòu)造體所用的內(nèi) 部信號及數(shù)據(jù)類型、果使用元件例化，則在此聲明所用的元件 begin //以下開始結(jié)構(gòu)