【正文】 功能的實際執(zhí)行者，測控卡良好的可擴展性可以為系統(tǒng)后續(xù)的升級提供廣闊的空間，而且測控卡可能會面臨強電磁干擾、高溫、強震動、灰塵、靜電等復(fù)雜的工作環(huán)境，它的設(shè)計質(zhì)量直接關(guān)系到系統(tǒng)的整體測控性能，因此是本系統(tǒng)硬件設(shè)計的重點。本系統(tǒng)設(shè)計的測控卡的架構(gòu)如圖23灰色區(qū)域所示。圖2 3 測控卡的簡易架構(gòu)現(xiàn)代DSP技術(shù)不斷發(fā)展，不僅能提供優(yōu)越的數(shù)據(jù)處理性能，而且往往片上配有豐富的集成外設(shè)，方便了基于單片DSP擴展多種控制功能。本系統(tǒng)中DSP擔負主控制器職能，負責(zé)流程控制、任務(wù)分配及系統(tǒng)各部分軟、硬件的協(xié)調(diào)，主要包括控制算法的實現(xiàn)、協(xié)處理器任務(wù)的發(fā)放、以太網(wǎng)通信等。FPGA最大特點是現(xiàn)場可編程，這就相當于在一個芯片的尺寸空間內(nèi)擁有了可以任意變化的數(shù)據(jù)處理電路，而且速度級別都是硬件級的。FPGA的觸發(fā)器資源豐富，內(nèi)部數(shù)據(jù)流并行，非常適合總線譯碼、外部中斷觸發(fā)的擴展及大量數(shù)據(jù)的并行處理。本系統(tǒng)中FPGA用以擴展與外圍功能模塊的通信接口，如獲取反饋信號、輸出控制信號、數(shù)據(jù)鎖存等，這樣就為系統(tǒng)升級、增加外設(shè)種類提供了可能性，同時當系統(tǒng)有大量復(fù)雜算法需要運算時，可以接受DSP分配的數(shù)據(jù)處理的任務(wù)。主要的測量控制任務(wù)通過以太網(wǎng)通信由運行于上位機的測控系統(tǒng)軟件進行人工配置。 文件型數(shù)據(jù)庫測控卡通過以太網(wǎng)絡(luò)實時傳輸?shù)缴衔粰C的系統(tǒng)運行數(shù)據(jù)，不僅要進行快速地結(jié)構(gòu)化存儲，并且要便于查詢，為將來對過程數(shù)據(jù)進行分析調(diào)用提供便利，這就需要專業(yè)的數(shù)據(jù)管理工具。通經(jīng)過調(diào)研發(fā)現(xiàn)，文件型數(shù)據(jù)庫有等特點，比較適合有較多操作的測控領(lǐng)域的應(yīng)用，而關(guān)系型數(shù)據(jù)庫更適合商業(yè)領(lǐng)域應(yīng)用。文件型數(shù)據(jù)庫的基本結(jié)構(gòu)如圖24所示，與傳統(tǒng)關(guān)系型數(shù)據(jù)庫的結(jié)構(gòu)對比如表21所示。圖2 4 文件型數(shù)據(jù)庫結(jié)構(gòu)表2 1關(guān)系型數(shù)據(jù)庫與文件型數(shù)據(jù)庫結(jié)構(gòu)對比 本系統(tǒng)將開發(fā)基于分布式文件型數(shù)據(jù)庫的數(shù)據(jù)管理功能模塊，旨在為網(wǎng)絡(luò)應(yīng)用提供的高性能數(shù)據(jù)存儲解決方案。 測控軟件功能需求測控軟件的架構(gòu)如圖21所示，根據(jù)背景項目需求，其功能可以細化為如下幾方面：（1）通過以太網(wǎng)與數(shù)據(jù)采集控制卡通訊，進行大量數(shù)據(jù)的高速傳輸；（2）嵌入式控制卡的初始化配置，測控任務(wù)的設(shè)置，適用于不同測試方案；（3）接收現(xiàn)場測控端的實時數(shù)據(jù)并加以顯示，顯示方式要包括曲線和列表；（4）測控任務(wù)啟動與停止具有人工可操作性，可以兼顧多測控通道，且其配置獨立，可以對已有數(shù)據(jù)通道進行刪減或設(shè)置；（5）測試配置文件要有獨立存儲格式，以便下次識別調(diào)用；（6）填寫測試報告相關(guān)信息，測試文件名，測試人員姓名，測試日期，測試摘要信息等，點擊確定后就可以在與測控卡通訊的同時，把需要保存的測試數(shù)據(jù)保存到文件數(shù)據(jù)庫中；（7）通過數(shù)據(jù)庫對測試數(shù)據(jù)進行檢索，在測控軟件通過相關(guān)命令能夠找到測試數(shù)據(jù)中任意測試文件，查看相關(guān)信息，以便對測試數(shù)據(jù)進行后續(xù)分析處理；（8）安全保護與故障診斷，通過安全邏輯判斷，對系統(tǒng)采取相應(yīng)的措施,如進行急停、斷電等。 系統(tǒng)將采用功能強大、使用方便的VC語言為開發(fā)環(huán)境，搭建一個軟件平臺，并在其中搭載各功能塊。為了實現(xiàn)對大量數(shù)據(jù)管理的高效性，將通過文件型數(shù)據(jù)庫來對大量的測試數(shù)據(jù)進行有效管理。 本章小結(jié)本章根據(jù)網(wǎng)絡(luò)化嵌入式測控系統(tǒng)的特點及背景項目需求，分別從四個方面完成系統(tǒng)的總體實現(xiàn)構(gòu)想：對比幾種以太網(wǎng)優(yōu)缺點，最終確定網(wǎng)絡(luò)通信方式的選型；完成數(shù)據(jù)采集控制卡的結(jié)構(gòu)設(shè)計；對比關(guān)系型數(shù)據(jù)庫和文件型數(shù)據(jù)庫的優(yōu)缺點，確定基于文件型數(shù)據(jù)庫的實時數(shù)據(jù)存儲方案；提煉并細化上位機測控系統(tǒng)軟件的功能需求。這些構(gòu)思將對后續(xù)的具體設(shè)計工作起到指導(dǎo)作用。第3章 數(shù)據(jù)采集控制卡的硬件設(shè)計 數(shù)據(jù)采集控制卡的模塊劃分為了提高系統(tǒng)通用性、可擴展性，便于日后系統(tǒng)升級和損耗器件的更換，測控卡采用了模塊化設(shè)計，由DSP最小系統(tǒng)模塊、FPGA最小系統(tǒng)模塊、綜合應(yīng)用模塊和一些其它的專用功能模塊組成，具體結(jié)構(gòu)組成如圖31所示。DSP和FPGA最小系統(tǒng)模塊都分別配有獨立的電源和時鐘電路，即使脫離綜合應(yīng)用模塊依然滿足基本的運行配置。根據(jù)調(diào)研，測控卡功能的實現(xiàn)主要基于兩款性能優(yōu)越、應(yīng)用廣泛的芯片：主控芯片TMS320F2833協(xié)處理器EP2C8Q208C8N。圖3 1 數(shù)據(jù)采集控制卡功能構(gòu)成系統(tǒng)電路設(shè)計EDA環(huán)境為Altium Designer[35]，AD為Protel系列的最新版本，在延續(xù)Protel系列電子電路設(shè)計軟件簡單易用、界面友好、功能全面等特點的同時，更加注意電路仿真、信號完整新分析、聯(lián)合開發(fā)、第三方文件的識別、庫設(shè)計方面的合理性升級，而且它增加的一些順應(yīng)現(xiàn)代電子電路最新成果的功能也使其時刻保持在廣大電路研發(fā)人員中的較高的認可度與使用率，如FPGA的仿真、硬件描述語言與C語言的支持等。 數(shù)據(jù)采集控制卡硬件電路設(shè)計 DSP模塊電路設(shè)計 TMS320F28335介紹TMS320F28335是美國德州儀器公司最新推出的一款帶有浮點處理器(FPU)的新一代高性能數(shù)字信號控制器[25]，對已經(jīng)在廣泛領(lǐng)域中得到應(yīng)用的定點DSP TMS320F2812在性能方面有全面的改進。與DSP2812相比，該芯片的有以下諸多優(yōu)點與性能的提升：(1) 最多可達88個通用IO引腳，功能配置靈活，復(fù)用能力強，外部擴展接口XINTF擴展為32位，且提供復(fù)用功能；(2) 3個外部中斷觸發(fā)擴展引腳，且可以在不同IO引腳上靈活配置；(3) 存儲空間更大256KDWords、訪問更靈活，部分RAM空間提供非常有特點的雙映射(DualMapped)，6個DMA通道，多達18路的PWM輸出，其中6路為高精度脈寬調(diào)制信號(HRPWM)；(4) 通信接口豐富：2個CAN模塊、3個SCI模塊、2個McBSP、1個SPI及1個I2C接口，ADC轉(zhuǎn)換更精確快速；(5) 32位浮點數(shù)處理單元，為開發(fā)者編寫浮點處理算法提供了極大便利。為了更好的實現(xiàn)系統(tǒng)的兼容性與，系統(tǒng)遵循設(shè)計的思想，DSP最小系統(tǒng)被設(shè)計成一個帶有插針的PCB卡，可以通過插槽與綜合應(yīng)用模塊進行插接。 電源部分28xxx的數(shù)據(jù)手冊中有說明[25]，當內(nèi)核電壓抖動時其PLL時鐘輸出也不穩(wěn)定，，可見平穩(wěn)的電源供給對保證系統(tǒng)的穩(wěn)定性能具有很重要的作用。TI公司的TPS767D301PWP型電源芯片，封裝緊湊，高耐熱，雙路輸出均有熱關(guān)斷功能，其中一路電壓輸出可調(diào)。DSP最小系統(tǒng)選用TPS767D301PWP為電源核心器件。圖3 2 DSP最小系統(tǒng)模塊電源部分電源部分的設(shè)計如圖32所示，TPS767D301有兩個適配輸出[22]，另一個可調(diào)，~，兩路輸出電流均可達1A，且每一個輸出端都有對應(yīng)的獨立輸入端，本系統(tǒng)將二者并一，通過對地解耦電容降低輸入的波動。對于可調(diào)輸出端。系統(tǒng)內(nèi)兼有模擬、數(shù)字信號，為了降低數(shù)字信號對模擬信號的串擾，電源方面需要采取有效的屏蔽措施。本系統(tǒng)采用傳統(tǒng)的模/數(shù)電壓源與地之間通過電感隔離的方法，在原理圖階段通過不同網(wǎng)絡(luò)標號進行有效區(qū)別。為了進一步降低電源的高頻分量，在電源進入DSP之前還需要通過電容組進行對地解耦。 JTAG接口部分圖3 3 DSP最小系統(tǒng)模塊JTAG接口部分仿真/燒寫接口的設(shè)計如圖33所示，固定形式，關(guān)系到與DSP通信的成功與否，必須嚴格遵循芯片數(shù)據(jù)手冊的電路形式。 片上AD外部電路圖3 4 DSP最小系統(tǒng)模塊模數(shù)轉(zhuǎn)換部分28335片上的12位分辨率的數(shù)模轉(zhuǎn)換器有16路獨立的采樣保持電路，采樣方式靈活多樣，16路的S/H結(jié)果對應(yīng)一個轉(zhuǎn)換電路進行可控的分時轉(zhuǎn)換，轉(zhuǎn)換器的轉(zhuǎn)換精度高，轉(zhuǎn)換啟動方式靈活[33]。雖然片上A/D模塊有參考電壓生成電路，但是易存在偏差，如圖34所示。 晶振部分晶振電路設(shè)計如圖35所示，28335的時鐘源由外部有源晶振提供，其輸出特性為輸出時鐘與輸入電壓成函數(shù)關(guān)系，為了避免電源高頻分量造成30M有源晶振輸出的不穩(wěn)定，所以電源輸入經(jīng)一個磁珠和解耦電容組合電路，使50MHZ以上的電源高頻分量得到有效衰減。同時，根據(jù)信號完整性理論[34]，信號在不均勻傳輸線中傳遞時會有一定能量比例的頻分量反射，而均勻傳輸線圖3 5 DSP最小系統(tǒng)模塊時鐘及復(fù)位電路的現(xiàn)實不存在性必然會導(dǎo)致時鐘信號由晶振到DSP的傳輸過程中存在一定的反射，所以本系統(tǒng)晶振的輸出串入一個低阻值的電阻R6，這樣可以有效衰減反射信號。 復(fù)位電路部分28335對復(fù)位信號要求比較嚴格，如果復(fù)位信號出現(xiàn)尖峰毛刺，頻繁復(fù)位容易對器件造成損傷。如圖35所示，芯片U3是TI公司為其DSP設(shè)計的專用復(fù)位功能芯片，可以通過手動觸發(fā)生成200ms脈寬的方波低電平復(fù)位脈沖。同時U3還具有硬件看門狗功能，WDI引腳上一定頻率的正負交變信號將清除內(nèi)部的看門狗計數(shù)器，此處將WDI引腳的懸浮以禁止其看門狗功能。28335的BOOT MODE有15種，系統(tǒng)上電之初將GPIO84~87引腳的電平鎖存進DSP內(nèi)部寄存器，然后根據(jù)其邏輯組合選擇不同的啟動引導(dǎo)模式。由于DSP的啟動模式的一般很少改變，所以本系統(tǒng)的設(shè)計的啟動模式選擇電路不采用比較占用板上空間的跳線方式，而是通過四個對地的20KΩ電阻進行設(shè)置。GPIO84~87引腳有內(nèi)部上拉，上電自動使能，所以當某引腳不焊接電阻時上電采樣為高電平，焊接對地電阻時為低電平。模塊的PCB設(shè)計成小塊獨立電路卡，DSP其它未在最小系統(tǒng)提及的引腳為功能引腳，與外部連接通過插針，電路結(jié)構(gòu)簡單，不再贅述。 FPGA模塊電路設(shè)計 FPGA及邏輯配置芯片選型EP2C8是Cyclone系列FPGA的第二代芯片，兼具了高集成度與低功耗特性。EP2C8系列FPGA器件擁有較豐富的片上資源，綜合本系統(tǒng)的功能要求，權(quán)衡了片上邏輯資源、芯片引腳數(shù)及尺寸等因素，選擇的芯片型號為EP2C8系列中的EP2C8Q208C8N，資源如表31所示。表3 1 EP2C8Q208CN 的硬件資源邏輯單元 8256M4K RAM塊（4kb）36總比特數(shù)1658881818乘法器18PLL2最多用戶I/O管腳數(shù)182差分通道77多達182個可配置的I/O口，可以很方便地用于并行接口擴展，降低了DSP在接口通信方面的開銷；豐富的片上存儲資源支持多種應(yīng)用方式和數(shù)字信號處理的實現(xiàn)；支持單線和低電壓差分等多種I/O通信電平標準，、LVDS、RSDS、HSTL等近20種通信電平標準。SOPC功能方面，支持Nios II系列軟核處理器，可以擴展基于C語言開發(fā)的具有高可配置性的處理器，而且其執(zhí)行邏輯為順序，方便了習(xí)慣于傳統(tǒng)語言開發(fā)邏輯的的軟件設(shè)計與程序移植，提高了FPGA資源的利用率。邏輯功能的開發(fā)方式靈活多樣，支持硬件描述語言VHDL/Verilog、原理圖等。支持多種調(diào)試工具，如SignalTapII 嵌入式邏輯分析儀為實時觀察片內(nèi)硬件邏輯提供了途徑。FPGA的特點之一是邏輯配置掉電丟失，因此需要專用的邏輯存儲芯片來進行上電配置。本系統(tǒng)選定了專用串行配置芯片EPCS4，其擁有4194304位的FLASH空間，完全可以滿足EP2C8Q208C8N的滿配額需求；支持壓縮邏輯文件的自解壓功能；可以通過4線與FPGA連接完成串行數(shù)據(jù)配置，節(jié)省了FPGA的管腳資源；八腳封裝，尺寸小，電路設(shè)計簡單。 調(diào)試與配置接口圖3 6 FPGA的邏輯配置與硬件調(diào)試接口FPGA的邏輯輸入有兩個階段：燒寫（programme）和配置（configurate），前者是將調(diào)試完畢的邏輯燒寫到掉電不丟失的存儲器中，后者是上電后從非易失性存儲器中讀出邏輯形成特定的內(nèi)部硬件連接。Cyclone II系列FPGA的邏輯配置方法較為靈活豐富，根據(jù)外圍配置芯片及電路的不同，其配置模式也分為主動模式（AS）、被動模式（PS）和基于JTAG模式三種。本系統(tǒng)選定的配置芯片EPCS4支持AS和基于JTAG兩種配置模式。實際的調(diào)試過程中，這兩種配置模式又可以衍生出以下三種應(yīng)用方式：第一種，通過JTAG接口，在軟件開發(fā)調(diào)試階段，利用仿真器經(jīng)JTAG接口進行邏輯的在線配置和內(nèi)部信號的實時觀察，此方式擁有最高優(yōu)先權(quán)，邏輯易失；第二種，通過AS接口，最終代碼經(jīng)AS接口燒入EPCS4中，重新上電后FPGA自動進行邏輯讀取配置片上SRAM，邏輯非易失；第三種，通過JTAG接口，將待燒寫的文件轉(zhuǎn)換格式，然后通過JTAG接口經(jīng)由FPGA燒入EPCS4，邏輯非易失，但是此方法比較繁瑣，較少用。三種方法的應(yīng)用只在軟件開發(fā)階段有所區(qū)別，硬件電路互不矛盾，通過QuartusII的設(shè)置就能很容易實現(xiàn)，為了更全面的掌握FPGA的開發(fā)，本系統(tǒng)兼具了AS和JTAG兩種接口，具體硬件電路設(shè)計如圖36所示。 電源模塊FPGA的穩(wěn)定工作工作需要高性能的電源供給，~，外圍IO電壓VCCIO的電壓范圍與其IO通信所遵循的協(xié)議電平相關(guān)。，為了節(jié)省板上空間，兩個芯片均為SOT223封裝，如圖37所示。AMS1117ADJ的輸出如式（31）。 （31）圖3 7 FPGA最小系統(tǒng)電源設(shè)計，所以此處R5取為0Ω。，無需外部電阻調(diào)校。為了保證FPGA全資源運行時能有足夠的功率供給，所以兩個電源適配芯片均有備份，且二者并聯(lián)。圖3 8 FPGA片上PLL電源調(diào)制電路EP2C8Q208C8N片上有兩個PLL需要外部電源供電，參考相關(guān)數(shù)據(jù)手冊[23]這部分電路設(shè)計如圖38所示，通過磁珠和解耦電容對PLL電源的質(zhì)量進行提升，大容值的電容放在FPGA遠端，兩個低容值的電容放在近端，在PCB布局時要離FPGA要盡可能地近，放置PCB布線規(guī)則標號以提醒以上設(shè)計規(guī)則。 復(fù)位電路圖3 9 FPGA外部控制按鍵EP2C8Q208C8N提供豐富的外部觸發(fā)以對內(nèi)部邏輯和IO輸出進行不同級別地整體控制。在QuartusII中使能后，當56引腳DEV_OE被低電平信號拉低后所有的I/O輸出就會被設(shè)置成高阻態(tài)，信號變高后I/O輸出將回復(fù)正常；當206引腳DEV_CLRn被低電平信號拉低后所有的內(nèi)部寄存器將暫時歸零，信號變高后寄存器將回復(fù)原始值；當26引腳n